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RWC - 1のマルチスレッド処理機構
https://ipsj.ixsq.nii.ac.jp/records/24127
https://ipsj.ixsq.nii.ac.jp/records/2412752bb91df-fe0b-4be1-a2d1-e3562b439b9c
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC95113026.pdf (631.2 kB)
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Copyright (c) 1995 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1995-08-23 | |||||||
| タイトル | ||||||||
| タイトル | RWC - 1のマルチスレッド処理機構 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Thread Execution Mechanisms on a Massively Parallel Computer RWC - 1 | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 技術研究組合新情報処理開発機構つくば研究センタ | ||||||||
| 著者所属 | ||||||||
| 技術研究組合新情報処理開発機構つくば研究センタ | ||||||||
| 著者所属 | ||||||||
| 技術研究組合新情報処理開発機構つくば研究センタ | ||||||||
| 著者所属 | ||||||||
| 技術研究組合新情報処理開発機構つくば研究センタ | ||||||||
| 著者所属 | ||||||||
| 技術研究組合新情報処理開発機構つくば研究センタ | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Tsukuba Research Center, Real World Computing Partnership | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Tsukuba Research Center, Real World Computing Partnership | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Tsukuba Research Center, Real World Computing Partnership | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Tsukuba Research Center, Real World Computing Partnership | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Tsukuba Research Center, Real World Computing Partnership | ||||||||
| 著者名 |
岡本, 一晃
松岡, 浩司
廣野, 英雄
横田, 隆史
坂井, 修一
× 岡本, 一晃 松岡, 浩司 廣野, 英雄 横田, 隆史 坂井, 修一
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| 著者名(英) |
Kazuaki, Okamoto
Hiroshi, Matsuoka
Hideo, Hirono
Takashi, Yokota
Shuichi, Sakai
× Kazuaki, Okamoto Hiroshi, Matsuoka Hideo, Hirono Takashi, Yokota Shuichi, Sakai
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 我々は、スレッド制御を自然に行える実行モデルとして、コンティニュエーション駆動実行モデルを考案し、それに基づいてマルチスレッド処理を最適化する並列処理アーキテクチャRICA(educed Interprocessor?Communication Architectur)を提案している。現在開発を進めているRWC?1のプロセッサは、RICAに基づくマルチスレッド処理機構を有しており、通信や同期のオーバヘッドを削減することで大域的な並列処理性能の向上を図っている。本稿ではRWC?1プロセッサのマルチスレッド処理機構について述べ、RWC?1におけるスレッドレベル並列処理の基本動作を示す。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | We have propsed "Continuation Driven Execution Model" which exploits multithreadings naturally and efficiently. Based on the model, RICA(Reduced Interprocessor-Communication Architecture) was proposed for optimizing thread-level parallelism. Massively parallel computer RWC-1 which based on the RICA is now under construction. RWC-1 processor has a thread control mechanisms especially for decreasing communication and synchronization overheads, and optimizing parallel execution among threads. This paper describes the thread execution of the RWC-1 processor, and also presents how thread-level parallel operations are optimized. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
情報処理学会研究報告計算機アーキテクチャ（ARC） 巻 1995, 号 80(1995-ARC-113), p. 201-208, 発行日 1995-08-23 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
