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アイテム
URRを用いた浮動小数点乗算回路のVLSIへの実装と評価
https://ipsj.ixsq.nii.ac.jp/records/27646
https://ipsj.ixsq.nii.ac.jp/records/276465ea75a54-83c7-4b75-a4a2-6dba7c384ed6
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM99094002.pdf (1.1 MB)
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Copyright (c) 2000 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2000-01-12 | |||||||
| タイトル | ||||||||
| タイトル | URRを用いた浮動小数点乗算回路のVLSIへの実装と評価 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | VLSI Implementation and Performance Evaluation of URR Floating - Point Multiplier | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 電気通信大学情報工学科 | ||||||||
| 著者所属 | ||||||||
| 電気通信大学情報工学科 | ||||||||
| 著者所属 | ||||||||
| 電気通信大学情報工学科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Computer Science, The University of Electro - Communications | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Computer Science, The University of Electro - Communications | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Computer Science, The University of Electro - Communications | ||||||||
| 著者名 |
葛毅
阿部, 公輝
浜田, 穂積
× 葛毅 阿部, 公輝 浜田, 穂積
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| 著者名(英) |
Takeshi, Katsu
KÔKi, Abe
Hozumi, Hamada
× Takeshi, Katsu KÔKi, Abe Hozumi, Hamada
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 本論文では，URR(Universal Representation of Real numbers)を用いた32ビット浮動小数点乗算回路のIEEE規格との比較とVLSIへの実装について述べる．URRとは浮動小数点数値表現法の一つである．URRは指数部と仮数部を可変長とすることで，IEEE規格に比べて遥かに大きな値や小さな値を表現することを可能としている．しかし，可変長であることから指数部と仮数部の分離／結合処理を行う回路を必要とする．本論文ではURRを実装する際の回路量を評価している．主に次について述べる．(1)URRを用いた浮動小数点乗算回路の構成と分離／結合を行う回路構成の詳細な検討．(2)各構成要素の最適化．(3)IEEE規格の浮動小数点乗算回路との比較．IEEE規格との比較の結果，遅延時間で1.66倍，面積で2.52倍となった．なお，加算回路では遅延時間で1.68倍，面積で2.44倍となった．また，設計した乗算回路の試作チップを作成した．試作チップの主な製造条件は，CMOS0.6μm，4.5mm角である．設計はVerilog-HDLで行い，論理合成にDesign Compiler (Synopsys社)，配置配線にAquariusXO (Avanti社)を使用した． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | In this paper we describe the design and VLSI implementation of a 32 bit floating-point multiplier where numbers are represented in an internal form named URR(Universal Representation of Real numbers) by the inventor. With exponential and mantissa parts of variable lengths, URR allows representation of much larger and smaller values than the IEEE standard. The variable length property, however, necessitates separation and combination of the exponential and mantissa parts. We investigate the cost of implementing URR by (1) designing a 32 bit multiplier with circuits for the separation and combination, (2) optimizing the components, and (3) comparing the results with IEEE standard implementation. The investigation reveals that the circuit complexity of URR multiplier is 1.66 times in delay and 2.52 times in area compared with that of IEEE multiplier. The costs of URR adder are also lnvestigated in the same way, and found to be 1.68 and 2.44 for delay and area, respectively, taking IEEE adder's costs as the units. We realized the URR multiplier in a 4.5mm square VLSI chip with CMOS 0.6μm fabrication rule. The design tools used are Verilog-HDL for description, Design Compiler for synthesis, and AquariusXO for placement and routing. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
情報処理学会研究報告システムLSI設計技術（SLDM） 巻 2000, 号 2(1999-SLDM-094), p. 9-16, 発行日 2000-01-12 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
