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アイテム
分布定数回路の遅延感度解析に基づくクロック配線最適化手法
https://ipsj.ixsq.nii.ac.jp/records/27755
https://ipsj.ixsq.nii.ac.jp/records/27755c3d7944c-4832-4386-8723-4b6779ad700d
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM98088004.pdf (591.4 kB)
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Copyright (c) 1998 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1998-05-22 | |||||||
| タイトル | ||||||||
| タイトル | 分布定数回路の遅延感度解析に基づくクロック配線最適化手法 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Clock tree optimization with sensitivity analysis of distributed constant circuit | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 早稲田大学理工学部電子・情報通信学科 | ||||||||
| 著者所属 | ||||||||
| 早稲田大学理工学部電子・情報通信学科 | ||||||||
| 著者所属 | ||||||||
| 早稲田大学理工学部電子・情報通信学科 | ||||||||
| 著者所属 | ||||||||
| 早稲田大学理工学部電子・情報通信学科 | ||||||||
| 著者所属 | ||||||||
| 早稲田大学理工学部電子・情報通信学科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Electronics, Information and Communication Engineering, Waseda University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Electronics, Information and Communication Engineering, Waseda University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Electronics, Information and Communication Engineering, Waseda University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Electronics, Information and Communication Engineering, Waseda University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Electronics, Information and Communication Engineering, Waseda University | ||||||||
| 著者名 |
中嶋, 雄一郎
鈴木, 将貴
戸川, 望
柳澤, 政生
大附, 辰夫
× 中嶋, 雄一郎 鈴木, 将貴 戸川, 望 柳澤, 政生 大附, 辰夫
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| 著者名(英) |
Yuichiro, Nakajima
Masataka, Suzuki
Nozomu, Togawa
Masao, Yanagisawa
Tatsuo, Ohtsuki
× Yuichiro, Nakajima Masataka, Suzuki Nozomu, Togawa Masao, Yanagisawa Tatsuo, Ohtsuki
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 本稿では，枝配線部分に分布定数回路を適応したクロック配線を対象とする遅延感度解析を確立し，本解析に基づくクロック配線最適化手法を提案する．同期式ディジタル回路では，回路動作の安定性や消費電力の問題等から，各フリップフロップへのクロックの供給は同時に行われることが求められる．特に近年の高速動作する集積回路では，クロック配線の善し悪しがシステムの性能に繋がるため，より正確に遅延時間を見積もることが必要となる．本手法では正確な遅延を算出するために，分布定数回路に基づきクロック配線の各シンクに対する遅延感度を算出する．算出値から，線形計画法により各配線長の最適解を求める．本手法の計算機実験した結果を報告し，手法の有効性を検証する． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | In synchronous digital circuit systems, a clock signal is needed to arrive at each flip-flop simultaneously in order to operate a circuit correctly. Particularly in a circuit operating with high clock frequency, since the circuit performance is directly dependent on the clock tree layout, we need more accurate delay analysis. This paper establishes delay sensitivity analysis for clock tree modeled by distributed constant circuits and proposes a clock tree optimization algorithm based on this analysis. Experimental results show efficiency and effectiveness of this algorithm. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
情報処理学会研究報告システムLSI設計技術（SLDM） 巻 1998, 号 43(1998-SLDM-088), p. 21-28, 発行日 1998-05-22 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
