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連想メモリを搭載したハードウェアエンジンによる故障回路並列故障シミュレーションの高速化手法
https://ipsj.ixsq.nii.ac.jp/records/27789
https://ipsj.ixsq.nii.ac.jp/records/27789aa552e07-4817-4cc2-8e5a-6cfb7ebcb959
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM97085013.pdf (746.3 kB)
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Copyright (c) 1997 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1997-10-28 | |||||||
| タイトル | ||||||||
| タイトル | 連想メモリを搭載したハードウェアエンジンによる故障回路並列故障シミュレーションの高速化手法 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | A Fast Parallel - Fault Simulation Algorithm Using a CAM - Based Hardware Engine | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 早稲田大学理工学部電子・情報通信学科 | ||||||||
| 著者所属 | ||||||||
| 早稲田大学理工学部電子・情報通信学科 | ||||||||
| 著者所属 | ||||||||
| 早稲田大学理工学部電子・情報通信学科 | ||||||||
| 著者所属 | ||||||||
| 早稲田大学理工学部電子・情報通信学科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Electronics, Information and Communication Engineering Waseda University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Electronics, Information and Communication Engineering Waseda University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Electronics, Information and Communication Engineering Waseda University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Electronics, Information and Communication Engineering Waseda University | ||||||||
| 著者名 |
福山, 誠一郎
戸川, 望
佐藤政生
大附, 辰夫
× 福山, 誠一郎 戸川, 望 佐藤政生 大附, 辰夫
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| 著者名(英) |
Seiichiro, Fukuyama
Nozomu, Togawa
Masao, Sato
Tatsuo, Ohtsuki
× Seiichiro, Fukuyama Nozomu, Togawa Masao, Sato Tatsuo, Ohtsuki
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 連想メモリ(CAM: Content Addressable Memory)を搭載したハードウェアエンジンを用いて故障回路並列の故障シミュレーションを実行することにより，シミュレーション時間が逐次型計算機を利用した場合に比べて短縮されることが知られている．これは，連想メモリの一致検索機能や並列書き込み機能等を利用することで，全故障回路を連想メモリ上で並列にシミュレーションできるためである．しかしながら，対象とする回路が大規模化すると，全故障回路を連想メモリ上に同時に記憶できないことがある．従来，全故障回路を連想メモリ上に一度に記憶可能な数毎に分割して処理していたが，その際に必要となる連想メモリとホストコンピュータとの通信がボトルネックとなり，シミュレーション速度向上の妨げとなっていた．本稿では，連想メモリを搭載したハードウェアエンジン上に通信用RAMを設けることで，ホストコンピュータとの通信による遅延を削減する手法を提案し計算機による提案手法の評価結果を報告する． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | CAM (Content Addressable Memory) can operate word-parallel equivalence search and word-parallel writing. Fault simulation time can be reduced by using a CAM-based hardware engine compared with using a serial computer, since fault circuits can be simulated in parallel on CAM. However, if the size of circuits is larger, we cannot simulate all fault circuits because of limited CAM capacity. In such a case, we can divide the parallel-fault simulation. This simulation needs communication between the hardware engine and host computer, which is a bottleneck of the parallel-fault simulation and decreases fault simulation speed. In this paper, we propose a fast parallel-fault simulation algorithm using a CAM-based hardware engine which has communication RAM. Communication RAM reduces a delay caused by communication between the hardware engine and host computer. Experimental results demonstrate its efficiency and effectiveness. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
情報処理学会研究報告システムLSI設計技術（SLDM） 巻 1997, 号 103(1997-SLDM-085), p. 81-88, 発行日 1997-10-28 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
