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ロード/ストアの命令アドレスによる選択的キャッシュ・ライン・アロケーション
https://ipsj.ixsq.nii.ac.jp/records/74404
https://ipsj.ixsq.nii.ac.jp/records/74404dd015265-4a42-4ee9-a4b7-edf81c860b87
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SACSIS2011066.pdf (790.0 kB)
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Copyright (c) 2011 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | Symposium(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2011-05-18 | |||||||
| タイトル | ||||||||
| タイトル | ロード/ストアの命令アドレスによる選択的キャッシュ・ライン・アロケーション | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Selective Cache Line Allocation with Load/Store Instruction Address. | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | メモリアーキテクチャ | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||||
| 資源タイプ | conference paper | |||||||
| 著者所属 | ||||||||
| 東京農工大学大学院工学府 | ||||||||
| 著者所属 | ||||||||
| 東京農工大学大学院工学府 | ||||||||
| 著者所属 | ||||||||
| 東京大学大学院情報理工学系研究科／日本学術振興会特別研究員 | ||||||||
| 著者所属 | ||||||||
| 東京大学大学院情報理工学系研究科 | ||||||||
| 著者所属 | ||||||||
| 東京農工大学大学院工学府 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Engineering, Tokyo University of Agriculture and Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Engineering, Tokyo University of Agriculture and Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science and Technology, University of Tokyo / Research Fellow of the Japan Society for the Promotion of Science | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science and Technology, University of Tokyo | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Engineering, Tokyo University of Agriculture and Technology | ||||||||
| 著者名 |
堀部, 悠平
三輪, 忍
塩谷, 亮太
五島, 正裕
中條, 拓伯
× 堀部, 悠平 三輪, 忍 塩谷, 亮太 五島, 正裕 中條, 拓伯
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| 著者名(英) |
Yuhei, Horibe
Shinobu, Miwa
Ryota, Shioya
Masahiro, Goshima
Hironori, Nakajo
× Yuhei, Horibe Shinobu, Miwa Ryota, Shioya Masahiro, Goshima Hironori, Nakajo
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | マルチスレッド実行環境では，キャッシュは複数スレッドによって共有されており，各スレッドからのアクセスが集中する．そのため，共有キャッシュでは多くの競合が発生し，プロセッサ全体の性能を低下させる要因となっている．共有キャッシュにおける競合を緩和する研究は従来から行われてきたが，それらはいずれも，スレッドの挙動に着目したものであった．すなわち，キャッシュを有効活用できないスレッドを検出し，それが利用するキャッシュの容量を制限することで，プロセッサ全体の性能を改善する．一方，我々は，個々のロード/ストア命令の挙動に着目する．すなわち，キャッシュを有効活用できない命令にキャッシュを利用させないようにすることで，プロセッサ全体の性能を改善する．具体的には，ほとんどヒットしないラインをアクセスする命令を検出し，そのような命令がキャッシュ・ミスした際に，ミスしたラインをキャッシュにアロケートしないようにする．マルチスレッド・プロセッサに本手法を適用した結果，性能が最大で 19.5% 向上することがわかった． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | In multithreaded processors, caches are exploited by plural threads. Therefore, several cache lines conflict on the shared chaches, then, it causes that the performance degrade in the processors. To solve this problem, a lot of researches have been done, however, all of them focus on aspects of the threads. That is, they detect a thread which can not exploit shared caches efficiently, and they limit the thread to exploit the chaches. On the other hand, we focus on aspects of the instructions. That is, we detect an instruction which accesses an unuseful cache line, and we avoid the line being allocated to the caches when the instruction misses the caches. Above technique achieves that the performance improves 19.5% in maximum when it is applied to multithreaded processors. | |||||||
| 書誌情報 |
先進的計算基盤システムシンポジウム論文集 巻 2011, p. 316-323, 発行日 2011-05-18 |
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| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
