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ハッシュ関数Luffaのハードウェア実装
https://ipsj.ixsq.nii.ac.jp/records/79578
https://ipsj.ixsq.nii.ac.jp/records/795781b4f7ce1-c6db-496f-8304-deed9943bd64
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-JNL5212084.pdf (1.1 MB)
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Copyright (c) 2011 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | Journal(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2011-12-15 | |||||||
| タイトル | ||||||||
| タイトル | ハッシュ関数Luffaのハードウェア実装 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Hardware Implementations of Hash Function Luffa | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | 一般論文 | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||||
| 資源タイプ | journal article | |||||||
| 著者所属 | ||||||||
| 産業技術総合研究所 | ||||||||
| 著者所属 | ||||||||
| 産業技術総合研究所 | ||||||||
| 著者所属 | ||||||||
| 東北大学大学院情報科学研究科 | ||||||||
| 著者所属 | ||||||||
| 東北大学大学院情報科学研究科 | ||||||||
| 著者所属 | ||||||||
| 東北大学大学院情報科学研究科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| National Institute of Advanced Industrial Science and Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| National Institute of Advanced Industrial Science and Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Sciences, Touhoku University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Sciences, Touhoku University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Sciences, Touhoku University | ||||||||
| 著者名 |
片下, 敏宏
佐藤, 証
菅原, 健
本間, 尚文
青木, 孝文
× 片下, 敏宏 佐藤, 証 菅原, 健 本間, 尚文 青木, 孝文
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| 著者名(英) |
Toshihiro, Katashita
Akashi, Satoh
Takeshi, Sugawara
Naofumi, Honma
Tatafumi, Aoki
× Toshihiro, Katashita Akashi, Satoh Takeshi, Sugawara Naofumi, Honma Tatafumi, Aoki
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 本論文では，次世代ハッシュ関数SHA-3の候補として提案されたスポンジ関数型のアルゴリズムLuffaに対し，複数のハードウェア・アーキテクチャを提案し，90nm CMOSスタンダードセル・ライブラリによるASIC実装およびXilinx Virtex-5とSpartan-6によるFPGA実装性能評価を行った．その結果ASICでは，回路規模14.7K～62.8Kgatesにおいてスループット3.6G～35.1Gbpsとなり，小型からきわめて高速な実装まで実現可能なことが分かった．またFPGA実装でも同様に，Virtex-5では750～1,548Slicesにおいて1.3G～7.0Gbps，Spartan-6では592～1,535Slicesにおいて1.3G～5.5Gbpsと，同様の実装性能が示された．さらに，同じスポンジ関数型でありSHA-3候補のKeccakアルゴリズムと同条件において比較したところ，Luffaはスループットにおいて同等の性能を持ちつつ，小型実装においてはおよそ半分の回路規模となり，回路構成の柔軟性が高いことが分かった．このほか，データバス構成とデータ処理の独立性が演算回路共有の効果に影響することが分かり，ハッシュ関数の設計においてハードウェア実装ではデータ処理の並列性が重要であることが明らかとなった． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | This paper presents hardware architectures of the hash algorithm Luffa proposed for the next generation hash standard SHA-3. The architectures were evaluated by using a 90nm CMOS standard cell library and Xilinx Virtex-5 and Spartan-6 FPGA devices. The ASIC implementations achieved a variety of circuits, from compact to very high-speed; throughputs of 3.6G-35.1Gbps with hardware resources of 14.7K-62.8Kgates. The FPGA implementations also showed high performances; throughputs of 1.3G-7.0Gbps with hardware sizes of 750-1,548Slices for Virtex-5, and throughputs of 1.3G-5.5Gbps with hardware sizes of 592-1,535Slices for Spartan-6. In comparison with other SHA-3 candidate Keccak that belongs to a category of a sponge function as same as Luffa, Luffa showed advantages in flexibility from high-speed (comparable to Keccak) to compact (half size of Keccak) hardware implementations. The results also show that data bus structure and parallelism of processing effect in design flexible. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN00116647 | |||||||
| 書誌情報 |
情報処理学会論文誌 巻 52, 号 12, p. 3755-3765, 発行日 2011-12-15 |
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| ISSN | ||||||||
| 収録物識別子タイプ | ISSN | |||||||
| 収録物識別子 | 1882-7764 | |||||||
