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アイテム
FPGAを対象とした束データ方式による非同期式回路の設計支援ツールセット
https://ipsj.ixsq.nii.ac.jp/records/96078
https://ipsj.ixsq.nii.ac.jp/records/960784505eb5a-21f9-4f92-bbd7-332877f056fa
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM13163013.pdf (1.0 MB)
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Copyright (c) 2013 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2013-11-20 | |||||||
| タイトル | ||||||||
| タイトル | FPGAを対象とした束データ方式による非同期式回路の設計支援ツールセット | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | 設計支援 | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 会津大学 | ||||||||
| 著者所属 | ||||||||
| 会津大学 | ||||||||
| 著者名 |
滝澤, 恵多郎
齋藤, 寛
× 滝澤, 恵多郎 齋藤, 寛
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| 著者名(英) |
Keitaro, Takizawa
Hiroshi, Saito
× Keitaro, Takizawa Hiroshi, Saito
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 本稿では，束データ方式による非同期式回路を FPGA に実装するための設計支援ツールセットを提案する．始めに面積や静的タイミング解析のしやすさを考慮し，プリミティブを用いて制御モジュールを定義する．これらを用いて制御回路を実現する．次に設計制約コマンド生成の自動化，タイミング検証の自動化，タイミング違反時の遅延調整の自動化を行うツールセットを提案する．提案するツールセットと商用の FPGA 設計ツールを使用することにより，FPGA を対象にレイテンシ制約を考慮した束データ方式による非同期式回路設計が容易に行える．実験ではいくつかのベンチマークに対し提案するツールセットを適用し，回路面積，実行時間，消費電力，消費エネルギーの観点から同期式回路との比較を行う． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | This paper proposes a design support tool set for asynchronous circuits with bundled-data implementation which are implemented on a field programmable gate array (FPGA). First, the control module which is composed of primitives is proposed considering area and ease of static timing analysis. The control circuit is composed of control modules. Next, the tool set which automates generation of delay elements and design constraints, timing verification, and delay adjustment is proposed. By using the proposed tool set with a commercial FPGA design tool, the design of a bundled-data implementation with a latency constraint on an FPGA becomes easy, In the experients, this paper evaluates the synthesized circuits in terms of area, latency, power consumption, and energy consumption for some benchmarks comparing with the synchronous counterparts. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
研究報告システムLSI設計技術（SLDM） 巻 2013-SLDM-163, 号 13, p. 1-6, 発行日 2013-11-20 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
