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アイテム
待機アルゴリズムの改良によるトランザクショナルメモリの高速化
https://ipsj.ixsq.nii.ac.jp/records/102260
https://ipsj.ixsq.nii.ac.jp/records/102260429d25a6-bee5-4a0f-b2ae-fe3c0964bdd2
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 2014 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 2014-07-21 | |||||||
タイトル | ||||||||
タイトル | 待機アルゴリズムの改良によるトランザクショナルメモリの高速化 | |||||||
言語 | ||||||||
言語 | jpn | |||||||
キーワード | ||||||||
主題Scheme | Other | |||||||
主題 | キャッシュとメモリ | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
名古屋工業大学 | ||||||||
著者所属 | ||||||||
名古屋工業大学 | ||||||||
著者所属 | ||||||||
名古屋工業大学 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Nagoya Institute of Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Nagoya Institute of Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Nagoya Institute of Technology | ||||||||
著者名 |
山田遼平
橋本高志良
津邑公暁
× 山田遼平 橋本高志良 津邑公暁
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | マルチコア環境では,共有変数へのアクセス調停のためにロックを用いることが一般的である.しかし,ロックには並列性の低下やデッドロックの発生などの問題があるため,これに代わる並行性制御機構としてトランザクショナルメモリ (TM) が提案されている.この機構のハードウェア実装であるハードウェア・トランザクショナルメモリ (HTM) では,アクセス競合が発生しない限りトランザクションが投機実行される.HTM では投機実行が失敗した場合,再び競合が発生することをを防ぐため,トランザクションの再実行までに待機時間を設定するアルゴリズムが採用されている.しかし,既存の待機アルゴリズムでは適切な待機時間を設定できていないため,再び競合が発生して投機実行の失敗が繰り返されることで,HTM の性能が著しく低下してしまう場合がある.本稿では,この待機アルゴリズムを改良し,トランザクションの実行状況に応じた待機処理を行うことで HTM を高速化する手法を提案する.シミュレーションによる評価の結果,提案手法により最大 59.9%,16 スレッドで平均 11.2%の高速化を確認した. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AN10096105 | |||||||
書誌情報 |
研究報告計算機アーキテクチャ(ARC) 巻 2014-ARC-211, 号 1, p. 1-8, 発行日 2014-07-21 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |