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フロアプランを考慮したマルチプレクサ削減FPGA高位合成手法
https://ipsj.ixsq.nii.ac.jp/records/102761
https://ipsj.ixsq.nii.ac.jp/records/102761a72ab27b-eb82-474d-a2d2-d0246d0fb041
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-DAS2014021.pdf (398.5 kB)
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Copyright (c) 2014 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | Symposium(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2014-08-21 | |||||||
| タイトル | ||||||||
| タイトル | フロアプランを考慮したマルチプレクサ削減FPGA高位合成手法 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | A foorplan-driven FPGA high-level synthesis algorithm for multiplexer reduction | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | 高位合成 | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||||
| 資源タイプ | conference paper | |||||||
| 著者所属 | ||||||||
| 早稲田大学大学院基幹理工学研究科 | ||||||||
| 著者所属 | ||||||||
| 早稲田大学大学院基幹理工学研究科 | ||||||||
| 著者所属 | ||||||||
| 早稲田大学大学院基幹理工学研究科 | ||||||||
| 著者所属 | ||||||||
| 早稲田大学大学院基幹理工学研究科 | ||||||||
| 著者所属 | ||||||||
| 早稲田大学大学院基幹理工学研究科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Waseda University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Waseda University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Waseda University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Waseda University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Waseda University | ||||||||
| 著者名 |
藤原, 晃一
阿部, 晋矢
川村, 一志
柳澤, 政生
戸川, 望
× 藤原, 晃一 阿部, 晋矢 川村, 一志 柳澤, 政生 戸川, 望
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| 著者名(英) |
Koichi, Fujiwara
Shinya, Abe
Kazushi, Kawamura
Masao, Yanagisawa
Nozomu, Togawa
× Koichi, Fujiwara Shinya, Abe Kazushi, Kawamura Masao, Yanagisawa Nozomu, Togawa
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 近年，画像処理や通信プロトコル処理などデータを高速処理する必要がある場面で，高位合成を利用した FPGA 設計が増加している．既存の FPGA 向け高位合成手法として，FPGA でのモジュールの配置 （フロアプラン） を考慮した手法や，FPGA のマルチプレクサ （MUX） がボトルネックである特徴に着目し MUX を削減する手法がある．しかし，モジュールの配置と MUX の削減を同時に実現する手法は提案されていない．本稿では，FPGA 設計に HDR アーキテクチャを採用し，MUX を削減・制限する高位合成手法を提案する．提案手法では，レジスタ分散型アーキテクチャである HDR アーキテクチャを用いて，高位合成段階でモジュールの配置を考慮し，配線遅延を見積もる．また演算器バインディングでは MUX 数の削減を，レジスタバインディングでは MUX の入力数の制限を実現する．提案手法を計算機上に実装し，従来手法と比較した結果，スライス数を最大 38%，平均 17%削減，遅延を最大 9%，平均 5%削減を実現した． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | Recently, high-level synthesis (HLS) techniques for FPGA designs are required in reconfigurable network processing and image processing. Conventional HLS algorithms for FPGA designs realize either module floorplan-driven HLS or reducing multiplexer's cost but no HLS algorithm targeting FPGAs realizes both of them. In this paper, we propose a floorplan-driven high-level synthesis algorithm for multiplexer reduction. By utilizing a distirbuted-register architecture called HDR architecture, we can easily consider module floorplan in HLS. In order to reduce multiplexer's cost, we propose a novel binding method called datapath-oriented scheduling/FU binding and utilize datapath-oriented register binding. Experimental results demonstrate that our algorithm can realize FPGA designs which reduce the number of slices by up to 38% and circuit delay by up to 9% compared with the conventional approach. | |||||||
| 書誌情報 |
DAシンポジウム2014論文集 巻 2014, p. 109-114, 発行日 2014-08-21 |
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| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
