| Item type |
Symposium(1) |
| 公開日 |
2015-08-19 |
| タイトル |
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タイトル |
演算チェイニングの候補列挙・選択アルゴリズムを用いたフロアプラン指向高位合成手法 |
| タイトル |
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言語 |
en |
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タイトル |
A Floorplan-Driven High-Level Synthesis Method Based on Operation Chainings Enumeration-and-Selection |
| 言語 |
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言語 |
jpn |
| キーワード |
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主題Scheme |
Other |
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主題 |
システム設計・高位設計 |
| 資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_5794 |
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資源タイプ |
conference paper |
| 著者所属 |
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早稲田大学大学院基幹理工学研究科情報理工・情報通信専攻 |
| 著者所属 |
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早稲田大学大学院基幹理工学研究科情報理工・情報通信専攻 |
| 著者所属 |
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早稲田大学大学院基幹理工学研究科情報理工・情報通信専攻 |
| 著者所属(英) |
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en |
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Waseda University |
| 著者所属(英) |
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en |
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Waseda University |
| 著者所属(英) |
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en |
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Waseda University |
| 著者名 |
寺田, 晃太朗
柳澤, 政生
戸川, 望
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| 著者名(英) |
Kotaro, Terada
Masao, Yanagisawa
Togawa, Nozomu
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| 論文抄録 |
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内容記述タイプ |
Other |
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内容記述 |
LSI 設計では高性能かつ低面積である回路を短期間で製造することが求められ，設計の上位工程に相当する高位合成は設計コストを削減する有用な技術である．一方，半導体の微細化に伴い配線遅延がゲート遅延と比較して相対的に増大している．従来の高位合成手法のように配線遅延を明示的に計算しない手法では，配線遅延として過多なタイミングマージン挿入を想定することになり，生成回路の性能向上を妨げる．そこで高位合成でも配線遅延の影響を抑えるためにフロアプランを意識する必要がある．本稿では，RDR アーキテクチャを対象とした高位合成段階でフロアプランを設計する演算チェイニングを用いた高位合成手法を提案する．提案手法は各演算に対して演算チェイニング可能な演算クラスタを列挙し，最適な候補を選択しながらスケジューリング・バインディングを実行することで，レイテンシの削減を目指す．候補の列挙にはクリティカル長に基づく優先度を用いてレイテンシを増大させるような候補を排除することでレイテンシの増加を防ぎ最適な演算チェイニング構成を実現する．計算機実験により提案手法はレジスタ数を削減しながらレイテンシを最大 23.5%削減する手法であることを確認した． |
| 論文抄録(英) |
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内容記述タイプ |
Other |
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内容記述 |
In deep-submicron era, interconnection delays are not negligible even in high-level synthesis, and RDR (Regular-Distributed-Register) architecture has been proposed to cope with this problem. In this paper, we propose a high-level synthesis algorithm based on enumeration-and-selection of operation chainings. Our algorithm enumerates operation chaining candidates before performing scheduling and binding. We find out optimal ones for RDR architectures while scheduling to minimize latency. Experimental results show that our algorithm reduces the latency by up to 23.5% compared to the conventional algorithm. |
| 書誌情報 |
DAシンポジウム2015論文集
巻 2015,
p. 17-22,
発行日 2015-08-19
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| 出版者 |
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言語 |
ja |
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出版者 |
情報処理学会 |
IPSJ-DAS2015005.pdf (351.6 kB)
