| Item type |
SIG Technical Reports(1) |
| 公開日 |
2015-11-24 |
| タイトル |
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タイトル |
モンテカルロ法に基づくタイミング歩留り解析の高速化 |
| タイトル |
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言語 |
en |
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タイトル |
Fast Monte Carlo based timing yield calculation |
| 言語 |
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言語 |
jpn |
| キーワード |
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主題Scheme |
Other |
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主題 |
メモリテストとタイミング |
| 資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_18gh |
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資源タイプ |
technical report |
| 著者所属 |
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京都大学大学院情報学研究科 |
| 著者所属 |
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京都大学大学院情報学研究科 |
| 著者所属(英) |
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en |
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Graduate School of Informatics, Kyoto University |
| 著者所属(英) |
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en |
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Graduate School of Informatics, Kyoto University |
| 著者名 |
粟野, 皓光
佐藤, 高史
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| 著者名(英) |
Hiromitsu, Awano
Takashi, Sato
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| 論文抄録 |
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内容記述タイプ |
Other |
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内容記述 |
本論文では Line sampling（LS） を利用した高速なトランジスタ・レベルの遅延歩留まり解析手法を提案する．集積回路製造プロセスの微細化にともない，トランジスタ特性のばらつきが増加しており，集積回路の設計は困難を極めている．確率的にばらつく回路遅延を解析するために統計的静的遅延解析 （SSTA） が考案され，その高速化に対して数多くの研究が行われてきた．SSTA ではゲート・レベルの遅延モデルを用いている．一層の正確性を期すために，タイミング検証の最終段階では，最悪遅延を与えうるパスを抜き出し，トランジスタ・レベルのモンテカルロ解析 （MC） を行うことが一般的であるが，純粋な MC は収束が遅く実際の歩留まり解析には適用できない．収束性を改善する手法として重点的サンプリング （1s） が一般的に用いられるが，最適な代替分布の決定が必要となり，これはばらつき変数が高次元になるほど困難な問題となる．遅延歩留まり解析においては，最悪遅延パスに限定したとしても数百から数千個のトランジスタにおけるばらつきを考慮出来ることが求められ，次元数にスケーラブルな手法が必要である．本論文では，回路遅延が，ばらつき変数の線形和で近似できるという特性に着目し，LS の応用を提案する．数値実験の結果，最新の歩留まり解析手法である，subset simulation と比較して，同等の解析精度を得るために必要な回路シミュレーション回数を 1/14 から 1/300 程度にまで低減可能であることが明かとなった． |
| 論文抄録(英) |
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内容記述タイプ |
Other |
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内容記述 |
An efficient method for transistor-level timing yield calculation via line sampling (LS) technique is proposed. Process variability has been a great concern due to extremely miniaturized transistors and considerable effort has been paid to develop statistical static timing analysis (SSTA). SSTA roughly estimates the signal propagation delay at the gate-level timing analysis. Hence, at the final stage of timing verification, detailed transistor-level Monte Carlo (MC) simulations of possible critical paths are usually performed. However, naive MC can be hardly applied in practical cases due to its slow convergence. Importance sampling (IS) technique is one of the most popular approaches to accelerate naive MC. However, in the transistor-level timing yield calculation, variabilities of hundreds or thousands of transistors have to be considered, which makes the construction of a good alternative distribution for IS extremely difficult. In this paper, by focusing on the unique characteristic of the signal propagation delay that it has almost linear dependence with the uncertain variable, we propose to apply LS for the timing yield estimation. Numerical experiments show that our approch based on LS can successfully estimate the timing yield with only 1/14 to 1/300 SPICE executions compared to subset simulation, which is one of the state-of-the-art yield estimation methods, without deteriorating estimation accuracy. |
| 書誌レコードID |
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収録物識別子タイプ |
NCID |
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収録物識別子 |
AA11451459 |
| 書誌情報 |
研究報告システムとLSIの設計技術（SLDM）
巻 2015-SLDM-173,
号 7,
p. 1-6,
発行日 2015-11-24
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| ISSN |
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収録物識別子タイプ |
ISSN |
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収録物識別子 |
2188-8639 |
| Notice |
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SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. |
| 出版者 |
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言語 |
ja |
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出版者 |
情報処理学会 |
IPSJ-SLDM15173007.pdf (518.8 kB)
