| Item type |
Trans(1) |
| 公開日 |
2016-11-17 |
| タイトル |
|
|
タイトル |
電子動力学シミュレーションのステンシル計算最適化とメニーコアプロセッサへの実装 |
| タイトル |
|
|
言語 |
en |
|
タイトル |
Optimization of Stencil Computation in Electron Dynamics Simulation and Implementation with Many-core Processor |
| 言語 |
|
|
言語 |
jpn |
| キーワード |
|
|
主題Scheme |
Other |
|
主題 |
[メニーコア向け最適化] 性能最適化，ステンシル計算，メニーコアプロセッサ，Intel Xeon Phi，SPARC64 VIIIfx |
| 資源タイプ |
|
|
資源タイプ識別子 |
http://purl.org/coar/resource_type/c_6501 |
|
資源タイプ |
journal article |
| 著者所属 |
|
|
|
筑波大学大学院システム情報工学研究科 |
| 著者所属 |
|
|
|
筑波大学計算科学研究センター／筑波大学大学院システム情報工学研究科 |
| 著者所属 |
|
|
|
筑波大学計算科学研究センター |
| 著者所属 |
|
|
|
筑波大学計算科学研究センター／筑波大学大学院数理物質科学研究科 |
| 著者所属(英) |
|
|
|
en |
|
|
Graduate School of Systems and Information Engineering, University of Tsukuba |
| 著者所属(英) |
|
|
|
en |
|
|
Center for Computational Sciences, University of Tsukuba / Graduate School of Systems and Information Engineering, University of Tsukuba |
| 著者所属(英) |
|
|
|
en |
|
|
Center for Computational Sciences, University of Tsukuba |
| 著者所属(英) |
|
|
|
en |
|
|
Center for Computational Sciences, University of Tsukuba / Graduate School of Pure and Applied Sciences, University of Tsukuba |
| 著者名 |
廣川, 祐太
朴, 泰祐
佐藤, 駿丞
矢花, 一浩
|
| 著者名(英) |
Yuta, Hirokawa
Taisuke, Boku
Shunsuke, A. Sato
Kazuhiro, Yabana
|
| 論文抄録 |
|
|
内容記述タイプ |
Other |
|
内容記述 |
近年，Intel Xeon Phiなどメニーコアプロセッサを搭載したPCクラスタが運用されているが，同プロセッサの性能特性から実アプリケーションにおいて高い性能を得るのは非常に困難である．本研究では，電子動力学シミュレータARTEDでの支配的な計算である波数空間と軌道に関して並列化された3次元実空間格子の25点ステンシル計算を，メニーコアプロセッサに対し最適化することを目的とする．まず，元のターゲットシステムである京コンピュータ（SPARC64 VIIIfx）に対し最適化を行い，コンパイラによる自動ベクトル化を促進することで14.94GFLOPSから27.2GFLOPSに性能が向上した．この実装を用いて，メニーコアプロセッサのIntel Xeon Phi（Knights Corner）を対象に，自動ベクトル化とIntrinsicsを用いた手動ベクトル化による最適化を行った．元実装が30.06GFLOPSであるのに対し，手動ベクトル化実装で224.45GFLOPSと20.9%のピーク演算性能比を達成した．また，次世代プロセッサのKnights Landingへの実装などについても考察する． |
| 論文抄録(英) |
|
|
内容記述タイプ |
Other |
|
内容記述 |
Recently, PC clusters equipped with the many-core processors such as Intel Xeon Phi are actively operated. However, it is not easy to achieve high sustained performance on real applications because of special characteristics of this sort of processor. In this paper, we focus on an electron dynamics simulation code named ARTED in which 25-points 3-D stencil computation in real space grid parallelized over wave number space as well as orbitals is the core part of computation. First, we optimized its stencil computation to K computer (SPARC64 VIIIfx processor) that is the original target system of ARTED. As a result, the performance improved to 27.2GFLOPS from 14.94GFLOPS with automatic vectorization by compiler. Using this implementation, we applied explicit vectorization with intrinsics on its stencil computation part considering the features of current Intel Xeon Phi by Knights Corner architecture. As a result, we improved the sustained performance on a single Xeon Phi from poor original 30.06GFLOPS to 224.45GFLOPS on stencil computation which corresponds to approximately 20.9% of theoretical peak performance of single Xeon Phi. We also discuss on a future implementation on next generation of Knights Landing architecture. |
| 書誌レコードID |
|
|
収録物識別子タイプ |
NCID |
|
収録物識別子 |
AA11833852 |
| 書誌情報 |
情報処理学会論文誌コンピューティングシステム（ACS）
巻 9,
号 4,
p. 1-14,
発行日 2016-11-17
|
| ISSN |
|
|
収録物識別子タイプ |
ISSN |
|
収録物識別子 |
1882-7829 |
| 出版者 |
|
|
言語 |
ja |
|
出版者 |
情報処理学会 |
IPSJ-TACS0904003.pdf (1.5 MB)
