| Item type |
SIG Technical Reports(1) |
| 公開日 |
2017-01-16 |
| タイトル |
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タイトル |
典型的な回路を用いた近似演算における入力系列の演算精度への影響の調査 |
| タイトル |
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言語 |
en |
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タイトル |
Investigation of the Influence of Input Sequences on the Calculation Accuracy in an Approximate Operation using a Typical Circuit |
| 言語 |
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言語 |
jpn |
| キーワード |
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主題Scheme |
Other |
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主題 |
低電力 |
| 資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_18gh |
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資源タイプ |
technical report |
| 著者所属 |
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東京工業大学工学院情報通信系 |
| 著者所属 |
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東京工業大学工学院情報通信系 |
| 著者所属 |
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東京工業大学工学院情報通信系 |
| 著者所属(英) |
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en |
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Department of Information and Communications EngineeringFaculty of Engineering, Tokyo Institute of Technology |
| 著者所属(英) |
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en |
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Department of Information and Communications EngineeringFaculty of Engineering, Tokyo Institute of Technology |
| 著者所属(英) |
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en |
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Department of Information and Communications EngineeringFaculty of Engineering, Tokyo Institute of Technology |
| 著者名 |
佐藤, 真平
右近, 祐太
高橋, 篤司
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| 著者名(英) |
Shimpei, Sato
Yuta, Ukon
Atsushi, Takahashi
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| 論文抄録 |
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内容記述タイプ |
Other |
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内容記述 |
集積回路において，可変レイテンシを仮定すると回路はタイミングエラーが発生する可能性のあるクロック周期で動作させることが可能となる． このとき，Razor フリップフロップのような手法を用い，タイミングエラーを検出した場合に値を適切に修正することで回路の正しい動作が保証される．もし，タイミングエラーを検出しても値を修正せずに動作を継続すれば，誤った値が伝播するが，回路は高速に動作する．この誤った値を適切に制御できれば，可変レイテンシ回路で近似演算 (Approximate computing) が実現できる．本研究では，一般同期式回路を可変レイテンシ化し，タイミングエラーが発生しても処理を継続するというアプローチで近似演算回路の実現を目指す．このアプローチによる近似演算では，出力される値の精度について，動作させるクロック周期と入力系列の変化が影響を与えると考えられる．本稿では，リップルキャリーアダーを用いたゲートレベルシミュレーションを行い，動作クロック周期と加算器への入力系列が演算結果に与える影響を調査する．実験から，入力系列の変化量と演算にかかる遅延の大きさに関係があること，タイミングエラーが発生する小さなクロック周期において入力系列の変化量が小さい場合には出力結果の平均の誤差がほぼ 0% であることが確かめられた． |
| 論文抄録(英) |
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内容記述タイプ |
Other |
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内容記述 |
When variable latency for digital circuits are assumed, circuits can work with a small clock period that has the possibility to occur timing errors. If a timing error is detected, a correctness of primitive computation of the circuit is kept by correcting wrong values by a technique such like Razor flip-flop. Approximate computing will realize if we can appropriately control wrong values generated by timing errors. In our research, we aim to realize approximate computing by using general-synchronous circuits which allowed variable latency. In such approach, it is considered that the clock period and input sequences affect the accuracy of outputs of combinational circuits. In this paper, we investigate the influences of input sequences and clock period to the outputs of an adder circuit by a gate level simulation. FVom the experiments, we found that there is a relation between the delay and the difference of inputs and the average difference of outputs against the correct value is almost 0% when the difference of inputs is small. |
| 書誌レコードID |
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収録物識別子タイプ |
NCID |
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収録物識別子 |
AA11451459 |
| 書誌情報 |
研究報告システムとLSIの設計技術（SLDM）
巻 2017-SLDM-178,
号 29,
p. 1-6,
発行日 2017-01-16
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| ISSN |
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収録物識別子タイプ |
ISSN |
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収録物識別子 |
2188-8639 |
| Notice |
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SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. |
| 出版者 |
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言語 |
ja |
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出版者 |
情報処理学会 |
IPSJ-SLDM17178029.pdf (726.4 kB)
